Xilinx Vivado Design Suite破解版是領(lǐng)先的生產(chǎn)力設(shè)計(jì)套件，Vivado IP 集成器提供圖形化和基于 Tcl 的構(gòu)造校正設(shè)計(jì)開發(fā)流程。在接口級別工作，設(shè)計(jì)團(tuán)隊(duì)可以快速組裝復(fù)雜的系統(tǒng)，利用使用 Vitis HLS 工具、Vitis 模型編輯器、AMD IP 和聯(lián)盟成員 IP 創(chuàng)建的 IP 以及您自己的 IP。通過結(jié)合新改進(jìn)的 Vivado IPI 和 HLS 工具，與 RTL 方法相比，客戶可節(jié)省高達(dá) 15 倍的開發(fā)成本。應(yīng)對當(dāng)今復(fù)雜設(shè)備的驗(yàn)證挑戰(zhàn)需要各種設(shè)計(jì)級別的大量工具和技術(shù)。Vivado ML 版在統(tǒng)一的環(huán)境中提供這些工具和技術(shù)，以加速模塊和芯片級設(shè)計(jì)的驗(yàn)證。Vivado ML 版采用先進(jìn)的機(jī)器學(xué)習(xí)算法，可提供最佳的實(shí)施工具，在運(yùn)行時(shí)間和性能方面具有顯著優(yōu)勢。借助用于合成、布局、布線和物理優(yōu)化的一流編譯工具，以及 AMD 編譯的方法建議，設(shè)計(jì)人員可以加快設(shè)計(jì)周期的實(shí)施階段。最新破解版下載，歡迎有需要的朋友下載體驗(yàn)！

2023.1 新增功能

1、設(shè)備支持

生產(chǎn)就緒的設(shè)備

VersalAI核心器件：XQVC1702

2、模擬

代碼覆蓋率支持

更新了第三方工具的模擬工具

增強(qiáng)了對導(dǎo)出模擬流的支持

3、實(shí)施與綜合

通過多線程生成比特流–擴(kuò)展對Versal的支持

PnR期間靈活的MARK_DEBUG處理

新的放置后物理優(yōu)化

VHDL-2019支持

4、時(shí)序收斂

智能設(shè)計(jì)運(yùn)行（IDR）改進(jìn)–適用于Versal和UltraScale+設(shè)計(jì)

報(bào)告QoR評估（RQA）增強(qiáng)功能

5、硬件調(diào)試

BSCANRetrobackforAXIDebugHubforVersal

DFX調(diào)試支持“插入”流–Versal

6、IP增強(qiáng)功能

PCIE子系統(tǒng)：

適用于Linux和DPDK的CPM5x86主機(jī)驅(qū)動程序

改進(jìn)了QDMAv5.0中的性能

有線：

DCMAC、HSC、QSGMII生產(chǎn)在VersalPremium上

Versal400GRS-FEC與硬因特拉肯在MRMACFEC上

無線電：

RFSoCdfeIP-新的FTPRACHIP，更新了用于多頻段的PRACHIP，評估工具EoU增強(qiáng)功能

減少宏/小基站的ORAN-PL資源

增強(qiáng)型多頻段支持

記憶：

VersalHBMZEPublicAccess

HBM2E系統(tǒng)C模擬

基礎(chǔ)架構(gòu)，嵌入式，GT向?qū)В?/p>

軟CAN和AXI流FIFO上的ECC支持

多媒體：

顯示端口2.1Tx

ZU+上的HDMI2.1合規(guī)性

MPICSIRXIP和DSPIP增強(qiáng)功能

VEK2上的新MIPICSI-280RX示例設(shè)計(jì)

VDU常規(guī)訪問

軟件優(yōu)勢

一、高級設(shè)計(jì)功能

1、加速設(shè)計(jì)迭代

高級抽象：以算法為中心的構(gòu)建塊，側(cè)重于功能，為領(lǐng)域?qū)＜姨峁┝思铀僭O(shè)計(jì)探索所必需的易用性。

支持向量和矩陣：支持基于幀的算法設(shè)計(jì)，節(jié)省您遷移到中間低級模型進(jìn)行實(shí)現(xiàn)的時(shí)間和精力。

特定于應(yīng)用的庫：性能優(yōu)化的 DSP、計(jì)算機(jī)視覺、數(shù)學(xué)和線性代數(shù)庫可作為模塊在 AMD 設(shè)備上進(jìn)行仿真和高性能實(shí)施。

將可合成的 C/C++ 導(dǎo)入為自定義模塊：創(chuàng)建自己的自定義模塊以進(jìn)行仿真和代碼生成的能力為設(shè)計(jì)差異化算法提供了更大的靈活性。

與 Simulink 無縫集成：與 Simulink 產(chǎn)品系列中的模塊直接連接可實(shí)現(xiàn)系統(tǒng)級建模和仿真，并能夠充分利用 Simulink 圖形環(huán)境的激勵(lì)生成和數(shù)據(jù)可視化功能。

整數(shù)、浮點(diǎn)和定點(diǎn)支持：支持 Simulink 中的原生浮點(diǎn)和整數(shù)數(shù)據(jù)類型，以及 Vitis HLS 支持的定點(diǎn)和半點(diǎn)數(shù)據(jù)類型。

2、將算法轉(zhuǎn)換為架構(gòu)

自動優(yōu)化：在 Simulink 中分析您的算法規(guī)范并執(zhí)行自動優(yōu)化，以轉(zhuǎn)向優(yōu)化吞吐量、降低塊 RAM 利用率并啟用塊并發(fā)執(zhí)行的微架構(gòu)。

加速 IP 創(chuàng)建：將您的仿真設(shè)計(jì)轉(zhuǎn)換為可在 Vivado IP 集成器中使用的 RTL IP 封裝，并利用其即插即用 IP 集成設(shè)計(jì)環(huán)境的所有優(yōu)勢進(jìn)行復(fù)雜設(shè)計(jì)。

擴(kuò)展到 DSP 系統(tǒng)生成器：利用模型編輯器的易用性和仿真速度的優(yōu)勢，用于部分設(shè)計(jì)，并將合成的 RTL 作為新的自定義模塊導(dǎo)出到現(xiàn)有的 DSP 系統(tǒng)生成器設(shè)計(jì)中。

導(dǎo)出到 Vitis HLS：高級功能，通過自動生成進(jìn)一步優(yōu)化算法所需的一切（包括從仿真中記錄的測試向量），在 Simulink 的圖形環(huán)境之間提供鏈接，以設(shè)計(jì)、模擬和驗(yàn)證您的算法和 Vitis HLS。

用于映射 RTL 接口的用戶界面：易于使用的圖形界面將設(shè)計(jì)中的輸入和輸出映射到支持的 RTL 接口（AXI4-Lite、AXI4 流、AXI4 流視頻、FIFO、塊 RAM）和視頻格式（AXI4-流視頻）以進(jìn)行實(shí)施。

自動測試臺生成：自動記錄仿真中的測試向量并生成測試臺，以驗(yàn)證可執(zhí)行設(shè)計(jì)和生成的代碼之間的功能等效性。

二、驗(yàn)證

1、流量生成器

AXI 流量生成器，適用于 AXI4、AXI4 流、AXI4-精簡版

2、AXI VIP & AXI Stream VIP

完整的 AXI 和 AXI 流協(xié)議檢查器支持

3、Zynq 7000 VIP & Zynq US+ MPSoC VIP

支持 Zynq 7000 和基于 Zynq US+ MPSoC 的應(yīng)用程序的功能仿真

4、versal 控制、接口和處理系統(tǒng) VIP （CIPS VIP）

控制、接口和處理系統(tǒng) （CIPS） IP 的功能仿真支持

三、實(shí)現(xiàn)

1、超大規(guī)模+設(shè)計(jì)的基準(zhǔn)測試

基準(zhǔn)測試結(jié)果使用探索策略和智能設(shè)計(jì)運(yùn)行在 36 個(gè) Ultrascale+ 客戶設(shè)計(jì)上運(yùn)行。對于這 36 種設(shè)計(jì)，IDR 運(yùn)行在 WNS 方面平均提高了 10%。

2、全球自適應(yīng)設(shè)計(jì)的基準(zhǔn)

基準(zhǔn)測試結(jié)果在 48 個(gè) Versal 自適應(yīng)客戶設(shè)計(jì)上運(yùn)行，同時(shí)使用探索策略和智能設(shè)計(jì)運(yùn)行。對于這 48 種設(shè)計(jì)，IDR 運(yùn)行在 WNS 中平均提高了 5%。

3、智能設(shè)計(jì)運(yùn)行

“智能設(shè)計(jì)運(yùn)行通過提供一種按鈕方法來積極改善計(jì)時(shí)結(jié)果，從而改變了游戲規(guī)則。IDR 生成的 QoR 建議可帶來最大的影響，從而獲得專家級質(zhì)量的結(jié)果并減少用戶分析，特別是對于難以接近的設(shè)計(jì)。

4、設(shè)計(jì)優(yōu)化階段

設(shè)計(jì)優(yōu)化階段基于 QoR 建議構(gòu)建。此階段從那些時(shí)序失敗的設(shè)計(jì)的實(shí)現(xiàn)運(yùn)行開始。對于每個(gè)實(shí)施運(yùn)行，都有基于 ML 的分析混合在一起，以生成和應(yīng)用建議。

5、工具探索階段

在刀具探索階段，目標(biāo)是從不同的刀具選項(xiàng)實(shí)現(xiàn)最大 QoR。此階段使用三個(gè)使用 ML 策略的實(shí)現(xiàn)運(yùn)行。

6、最后一英里計(jì)時(shí)收斂階段

最后一英里時(shí)序收斂階段側(cè)重于清理關(guān)鍵的時(shí)序故障。此階段利用時(shí)序收斂中的增量實(shí)現(xiàn)和增量 QoR 建議來收斂時(shí)序。